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    公开号:WO1986006896A1
    申请号:PCT/JP1986/000240
    申请日:1986-05-09
    公开日:1986-11-20
    发明作者:Kenzo Akagiri
    申请人:Sony Corporation；
    IPC主号:G06J1-00
    专利说明:
    [0001] 明 細 書
    [0002] 発明の名称 DZAコ ンバータ
    [0003] 技術分野
    [0004] この発明はディ ジタル信号をアナログ信号に変換 （以下、 Dノ A 変換と云う） とする DZ Aコ ンバータ、 特に複数個のディ ジタル 入力信号を処理してアナ口グ出力信号を得る場合等に用いて好適 な積分型 DZ Aコ ンバータに関する。
    [0005] 背景技術
    [0006] 複数個のディ ジタル入力信号の積を DZ A変換する DZ Aコ ン バータの一例として、 従来例えば第 1図に示すようなものが提案 されている。 同図において、 （1)はディ ジタル信号が供給される入 力端子であって、 この入力嬙子 (1)は入力されるディ ジタル信号の ビッ ト数 ηに対応して η個の端子 （ 1。 ） ， （ 1 i ) , ( 12 ) . · ( I n) を有し、 nビッ トのパラ レルの入力デイ ジタル信 号は、 最上位のビッ ト （M S B) 'が端子 （ 1。 ） に、 最上位の次 のビツ トが端子 （ 11 ) にというような態様で、 以下同様にして «I次に各端子に与えられ、 端子 （ 1 η ) には入力ディ ジタル信号 の最下位のビッ ト （ L S B ) が与えられる。
    [0007] 端子 （ 1 Q ) 〜 （ I n) に同時に入力される ηビッ トの入力デ ィ ジタル信号は、 データ レジスタ ）の 2つの入力繡子群は)及び (4) に所定の態様で供給される。 すなわち、 入力嫡子群は)及び (4)は夫 々 m (m - n - 1 ) 個の入力蟠子 （ 3。 ） 〜 （ 3 m) 及び （ 4。 ) 〜.（ 4 m) を有し、 端子 （ 1。 ） が入力端子 （ 3。 ） だけに接続 され、 端子 （ I n) が端子 （ 4 m) だけに接続 され、 更に端子 ( 1 1 ) が入力端子 （ 3 i ) と （ 4 Q ) に接続され、 更にまた端 子 （ 12 ) が入力嬢子 （ 3 i ) と （ 41 ) に接続され、 以下同様 にして入力 ¾子 (1)の各嬸子と、 入力嬸子群 (3)及び (4)の各入力蟠子 とが接続される。 従って、 データ レジスタ )の入力端子 （ 3。 ） に対して入力デ λ ジタル信号の最上位のビッ トが与えられ、 また入力端子 （ 3 i ) には、 入力ディ ジタル信号の最上位の次のビッ 卜が与えられ、 以 下同様にして、 入力ディ ジタル信号の各ビ ソ トが入力嬸子 （ 3 2 ) , ( 3 3 ) ♦ ♦ · ( 3 m) に順次与えられる。 またデータ レジスタ
    [0008] (2)の入力端子 （ 4。 ） に対して入力ディ ジタル信号の最上位の次 のビッ トが与えられ、 更に入力端子 （ 4 1 ) には入力ディ ジタル 信号の最上位の次の次のビッ トが与えられ、 以下同様にして入力 ディ ジタル信号の各ビッ トが入方嬸子 （ 4 2 ) , ( 4 3 ) · · ·
    [0009] ( 4 m) に順次与えられ、 最後に入力鳓子 （ 4 m) には孅子 （ I n ) に供給される入力ディ ジタル信号の最下位のビッ 卜が与えられる。 データ レジスタ ）は、 入力端子群 )及び (4)に与えられている入 力ディ ジタル信号を切換えて、 m個の出力嬸子 （ 5。 ） ， （ 5 丄 ） • · · ( 5 m) から成る出力端子群ほ)に出力させるが、 この出力 端子群 )に対して、 2つの入力嬸子群は>及び (4)の內のどちらの群 のディ ジタル信号が出力されるのかは、 データ レジスタ ）の制御 端子 (6)に制御回路 (7)より供袷される切換制御信号によって制御さ れる。
    [0010] 従って、 データ レジスタ（2)の切換え動作に応じて、 入力嬙子群 は)からのディ ジタル信号、 すなわち入力ディ ジタル信号の最上位 のビッ 卜から、 最下位の 1 つ上のビッ 卜までの mビッ トのデイ ジ タル信号が出力 ¾子群 (5)に出力されたり、 或いは入力 ¾子 (4)から ' のディ ジタル信号、 すなわち入力ディ ジタル信号の最上位の 1 つ 下のビッ 卜から、 最下位のビッ 卜までの mビッ 卜のディ ジタル信 号が出力端子群ほ)に出力されたりする。
    [0011] データ レジスタ )を、 その出力端子群 )に 2つの入力嬸子群は） 及び (4)に与えられているディ ジタル信号の内のどちらのものが切 換え出力されるようにするかは、 入力ディ ジタル信号の情報領域 が所定の領域を越えているか否かの識別結果によるものて'、 入力 ディ ジタル信号の情報領域についての情報は、 入力ディ ジタル信 号の最上位ビッ トを含む所定の桁数のビッ ト情報に基づいて得る こ とができる。
    [0012] 斯る識別動作は制御回路 (7)で行われ、 制御回路 (7)は、 入力ディ ジタル信号の最上位のビッ トを舍む所定数のビッ ト情報に基づい て、 入力ディ ジタル信号の情報領域が所定の領域を越えているか 否かを識別し、 それに応じた情報領域信号 （切換制御信号） を発 生する。
    [0013] 制御回路 7)からの信号はデータ レジスタ（2)及び後述するデータ レジスタ（8)の各制御端子 (6)及び (9)に与えられ、 データ レジスタ（2) 及び (8)は、 入力ディ ジタル信号における情報領域の状態に応じた 切換動作を行い、 入力ディ ジタル信号がフルスケール ½以上の情 報領域の信号の場合には、 データ レジスタ（2)がその出力 ¾子群ほ） にその入力端子群 )のディ ジタル信号を出力する。 また入力ディ ジタル信号がフルスケールの ½以下の情報領域の信号の場合には データ レジスタ（2)がその出力嬸子群 )にその入力端子群 (4)のディ ジタル信号を出力する。
    [0014] データ レジスタは)からの出力は、 ラ ッチ回路 （ 10) に供給され ラ ッチ回路 （ 10) は端子 （ 11) からラ ッチ信号が印加された時点 でデータ レジスタ（2)からの信号をラ ツチして Dノ Aコ ンバー夕 ( 12) に与える。
    [0015] D Z Aコ ンバータ （ 12) は、 外部基準入力嬸子 （ 13) を備えた 乗算型のもので、 この入力端子 （ 13) には、 別な D Z Aコ ンバー タ （ 14) から出力された外部基準信号が与えられるようになされ ている。
    [0016] データ レジスタほ）はその 2つの入力嫡子群 （ 15) , ( 16) に対 して固定データ発生画路 （ 17) から夫々別のデータを示すディ ジ タル信号を与えられるようになされており、 データ レジスタ（S)の 出力端子群 （18) には、 データ レジスタ（S)による切換動作に応じ て固定データ発生回路 （ 17) の一方のデータを示すディ ジタル信 号が出力されたり、 或いは固定データ発生回路 （17) の他方のデ ータを示すディ ジタル信号が出力されたりする。
    [0017] データ レジスタほ)からのディ ジタル信号は、 ラ ッチ回路 （ 19) に端子 （ 11) より ラ ッチ信号が印加された時点でラッチされ、 D Z Aコ ンバータ （ 14) に入力信号として与えられる。 D Z Aコ ンバータ （ 14) は入力されたディ ジタル信号をアナログ信号に変 換して、 それを D ZAコ ンバータ （ 12) の入力端子 （ 13) へ外部 基準入力信号 （外部基準電圧-) -として供給する。
    [0018] 入力嬸子 (1)に与えられた入力ディ ジタル信号が、 フルスケール の ½以上の情報領域の信号であって、 デ -ータ レジスタは)がその入 力端子群は)のディ ジタル信号をその出力端子群ほ)に出力し'ている 時に、 データ レジスタ（S)がその入力端子群 （ 15) に与えられてい る固定データ発生回路 nの一方のデータを示すディ ジタル信号を 出力端子群 （18) に出力する。 データ レジスタ（2)がその入力嬸子 鮮 (4)のディ ジタル信号をその出力端子群 ）に出力している時に、 データ レジスタ )がその入力嫱子群 （ 16) に与えられている固定 データ発生回路 ( 17) の他方のデータを示すディ ジタル信号を出 力端子群 ( 18) に出力する。 固定データ発生 H!路 （ 17) の一方の データは、 フルスケールの ½以上の情報領域の入力デイ ジタル信 号が所定のように伸县されたアナログ信号として Aコ ンバー タ （ 12) から出力嬸子 （20) に送出されるために必要とされる外 部基準電圧 Vを D Aコ ンバータ （ 14) で発生させ得るようなも のとされる。 また固定データ発生回路 （ 17) の他方のデータは、 フルスケールの ½以下の情報領域の入力ディ ジタル信号と対応す るアナログ信号が Dノ Aコ ンバータ （ 12) から出力端子 （20) に 送出されるために必要とされる外部基準電圧比 V Z 2を D Z Aコ ンバータ （ 14) で発生させるようなものとされている。
    [0019] また、 スィ ッチ ドキヤバシタを使用した Dノ Aコ ンバータが特 開昭 58- 115925 号公報に記載されている。
    [0020] 発明の開示
    [0021] 従って、 本発明の第 1 の目的は上記欠点を除去するもので、 単 一の D Z Aコ ンバータにより複数個のディ ジタル入力信号の楨を [)ノ A変換するこ とが可能な D Z Aコ ンバータを提供するもので ある。
    [0022] この発明の一例による Dノ Aコ ンバータは、 積分回路 （26) と, 定電流 Hi路 （21) からの定電流を電流比に変換する電流-電圧交 換手段 ( 22) と、 この電流一電圧変換手段と上記積分回路の間に 設けられ、 上記積分回路に供給される電荷量.を制御するスィ ツチ ドキャパシタ （23) と、 第 1及び第 2 のディ ジタル入力信号が供 給され、 上記スィ ッチ ドキャパシタの開閉を制御する制御手段
    [0023] ( 28) , ( 31) , ( 39) 〜 （46) と、 この制御手段にク ロ ック信 号を供給するク 口 ック癸生手段 ( 34) , ( 35) とを備え、 上記第 1 及び第 2 のディ ジタル入力 ί言号の積に対応したアナログ出力信 号を上記積分回路の出力側より取り出すように構成している。 電流-電圧変換手段 ( 22) において定電流回路 （21) からの定 電流を定電圧に変換してスィ ツチ ドキャパシタ （23) を介して積 分回路 （26) に供給すると共にこのときスィ ッチ ドキャパシタの 開閉を、 第 1及び第 2 のディ ジタル入力信号が供給される制御手 段 ( 28) , ( 31) , ( 39) 〜 （46) により制御して、 積分画路の 出力側に第 i及び第 2のディ ジタル入力信号の積に対応したアナ ログ出力信号を取り出すようにする。
    [0024] 図面の簡単な説明
    [0025] 第 1図は従来例の説明に供するためのプロ ック図、 第 2図はこ の発明の一実施例を示すブロ ック図、 第 3図及び第 4図は第 2図 の動作説明に供するための信号波形図、 第 5図〜第 7図は夫々 こ の発明の他の実施例を示すプロ 'ン ク図である。
    [0026] 発明を実施するための最良の形態
    [0027] 以下、 この発明の諸実施例を第 2図〜第 7図に基づいて詳しく 説明する。
    [0028] 第 1実施例
    [0029] 第 2図はこの発明の第 1実施例の回路構成を示すもので、 同図 において、 （21) は基準電流原としての定電流回路であって、 こ の定電流！ II路 （21) からの定電流は電流-電圧変換回路 （22) に 供給されて定電] Ϊ:に変換され、 スィ ッチ ドキャパシタ （Switched
    [0030] Capacitor) ( 23) に供給される。 スィ ッチ ドキャパシタ （ 23〉 はコ ンデンサ （ 23a ) と、 このコ ンデンサ （ 23a ) の両 ¾に夫々 設けられたスィ ッチ （23b ) , (23c ) から成る。 スィ ッチ （23b ) の接点 a は電流-電圧変換回路 （22) の出力側に接続され、 その 接点 b は接地される。 また、 スィ ッチ （ 23c ) の接点 a は、 コ ン デンサ （24) 及び差動増幅器 （25) から成る積分 0路 （26) の反 転入力端子に接続され、 その接点 bは接地される。
    [0031] スィ ッチ ドキャパシタ （23) は、 後述される制御信号により ス イ ッチ （23b ) , (23c ) が同図に実線で示すように切換えられ るときは非反転回路 （ Non Inverting Circuit ) として働き、 ス イ ッチ （23b ) , (23c ) が同図に破線で示すように切換えられ るときには反転回路 （ Inverting Circuit ) として働く 。 つまり、 スィ ッチ ドキャパシタ (23) が非反転回路として働く ときは、 ス イ ッチ （ 23b ) が接点 aにあるときスィ ッチ （ 23 c ) も接点 aに あり、 スィ ッチ （ 23b ) が接点 bにあるときスィ ッチ （ 23c ) も 接点 bにあり、 一方、 反耘 Hi路と して働く ときは、 スィ ッチ （ 23b ) が接点 a にあるときスィ ッチ （ 23c ) は接点 bにあ 、 スィ ッチ ( 23 b ) が接点 bにあるときスィ ッチ （ 23c ) は接点 a にある。 このように動作するスィ ツチ ドキヤバシタ （23) を介して電流 -電圧変換画路 （22) からの定電圧が積分回路 （26) に供給され る。 そして積分回路 （26) の出力側より出力孅子 （27) が取出さ れる。
    [0032] ( 28) はカウ ンタ （29) 及び比較器 （30〉 から成る第 1 のコ ン ト ロール信号発生回路であって、 第 1 のディ ジタル入力信号によ り制御され、 第 1 のディ ジタル入力信号の大きさに比例した時間 のパルス信号をコ ン ト ロ ール信号 S s (第 3図 E ) として発生す る。 いま、 例えば第 1 のディ ジタル入力信号を 8 ビッ トとするコ ン ト ロ ール信号発生回路 （28) のコ ン ト 口一'ル信号 （出力.バルス） の時間幅は、 これに対応して最小 0、 最大 2 8 - 1 = 255 に対応 したものとする。 後述の第 3図の例では、 第 1 のディ ジタル入力 信号の大きさは、 01 1001002 = 10( oを選んである。
    [0033] ( 31) はカ ウ ンタ （32) 及び比較器 （33) から成る第 2 のコ ン ト 口一ル信号発生回路であって、 第 2 のディ ジタル入力信号によ り制御され、 第 2 のディ ジタル入力信号の大きさに比例した時間 のパルス信号をコ ン ト ロ ール信号 S 4 (第 3図 D ) として発生す る。 いま、 例えば第 2のディ ジタル入力信号を 4 ビッ 卜 とすると、 コ ン ト ロ ール信号発生回路 （31) のコ ン ト ロ ール信号 （出力パル ス） の時間幅は、 これに対応して最小 1 、 最大 2 4 = 16に対応し たものとする。 後述の第 2図の例では、 第 2のディ ジタル入力信 号の大きさは、 1 1012 = 13ι。に選んである。
    [0034] ( 34) はク ロ ック発生器であって、 このクロ ック発生器 （34) からのク ロ ック信号 S i (第 3図 A ) は 1ノ 16分周器 （35) に供 給されると共にコ ン ト ロ ール信号発生回路 （31) のカ ウ ンタ （32) のク ロ ック嬙子に供給される。 ク ロ ック発生器 （34) は i サンプ ル時間の間に少く ともコ ン トロール信号発生回路 （31) の最大出 力パルス時間幅に対応するパルス数 （こ 、では 16) とコ ン ト ロー ル信号発生回路 （28) の最大出力パルス時間幅に対応した数 （こ 、では 225 ) の積 （こ 、では 16 x 225 = 2 4 x ( 2 8 — 1 ) ) 以 上の繰り返しを持つようなクロ ック周波数を有するようにする。
    [0035] 1Z 16分周器 （35) はその出力の 1周期中に 2 4 = 16個のク ロ ックパルスを舍むようにされており、 この 1/ 16分周器 （35) か らの出力信号 S 3 (第 3図 C ) はカ ウ ンタ （ 29) のク ロ ッ ク端子 に供給されると共にィ ンバ—タ （36) 及びオア回路 ( 37) を介し てカウ ンタ （32) のク リ ア鳙子に供給され、 その出力信号の端緣 例えば立上りでカ ウ ンタ （ 32) がリ セッ 卜する。
    [0036] ( 38) . はコ ンバータ全体のスター ト信号 S 2 (第 3図 B ) が供 給される入力端子であって、 この入力端子 （38) からのスター ト 信号は、 1ノ 16分周器 （35) にリ セッ ト信号として供袷されると 共にカウ ンタ （29) のク リ ア端子に供給され、 またオア回路 （37) を介してカ ウ ンタ （32) のク リ ア端子に供給される。
    [0037] コ ン ト口ール信号発生 0路 （28) 及び （31) からのコ ン トロー ル信号 S 5 及び S 4 はァン ド回路 （39) に供給され、 ァン ド回路 ( 39) の出力信号 S s (第 2図 F ) はア ン ド回路 （40) 及び （41) の一方の入力端に供袷される。 （42) はスィ ッチ ドキャパシタ ( 23) のスィ ッチ （ 23b ) 及び （ 23c ) を切換えるためのク ロ ッ ク 号を発生するク 口 ク発生器であって、 このク ロ ック発生器 ( 42) からは、 第 4図に示すように、 互いに逆相の関係にある 2 つのク ロ ック信号 及び S 8 が発生される。 これ等の信号 S 7 及び S 8 は夫々アン ド回路 （40) 及び （41) の他方の入力端に供 給される。 アン ド回路 （40) 及び （41) は、 クロ ック発生器 （42) からのク ロ ック信号 S 7 及び S 8 を、 アン ド画路 （39) の出力信 号 で実質的にマスクするように働きこれにより、 スィ ッチ ド キャパシタ （23) はコ ン ト ロール信号 S 5 及び S 4 が同時に出力 されている時のみ動作することになる。
    [0038] ア ン ド回路 （41) の出力信号はスィ ッチ ドキャパシタ （ 23) の スィ ッチ （23c ) の制御信号として直接使用される。 また、 アン ド回路 （40) 及び （41) の各出力信号が夫々 ア ン ド回路 （43) 及 び （44) の一方の入力嬙に供袷される。 一方、 比較器 （30) に供 給される第 1 のディ ジタル入力信号の極性を示すビッ ト （M S B ) と比較器 （33) に供給される第 2のディ ジタル入力信号の極性を 示すビッ ト （M S B ) とがイ クスクルージブオア回路 （45) に供 給され、 その出力信号がア ン ド回路 （43) 及び （44) の他方の入 力端に供給される。 なお、 イ クスクルージブオア回路 （45) の出 力信号は、 第 i及び第 2 のディ ジタル入力信号の極性が同じ時口 — レベルとなり、 異なる時ハイ レベルとなる。 ア ン ド回路 （43) 7上び （44) は第 1及び第 2 のディ ジタル入力信号の極性を示すビ ッ トによって、 ク ロ ック発生器 （42) からのク ロ ック信号 S τ , S s のいずれをスィ ッチ ドキヤパシタ （23) のスィ ッチ （ 23 b ) に与えるかを実蜇的に決定し、 これによつてスィ ツチ ドキャパシ タ （23) の非反転動作と反転動作を切換えている。 つまり、 ア ン ド回路 （41) より クロ ック発生器 （42) からのク ロ ック信号 S 8 がスィ ツチ ドキャパシタ （23) のスィ ッチ （ 23c ) に供給されて いるときに、 ア ン ド画路 （44) 及びオア回路 （46) を介してスィ ツチ （ 23 b ) にク ロ ック発生器 （42) からのク ロ ック信号 S 8 が 供給されれば同相の関係にあるので、 スィ ッチ ドキャパシタ （23) は非反転回路として衢き、 一方ア ン ド回路 （43) 及びオア回路 ( 46) を介して （23 b ) にクロ ック発生器 （42) からのク ロ ッ ク 信号 S 7 が供袷されれば逆相の関係にあるので、 スィ ツチ ドキヤ パシタ （23) は反転回路として働く ことになる。
    [0039] 次に第 2図の回路動作を第 3図及び第 4図を参照しながら説明 する。 時間 t o で入力端子 （33) より第 3図 Bに示すようなスター ト ^号 S 2 が 1/ 16分周器 （35) に供給されると共にカウ ンタ （29) のク リア端子に供袷され、 またオア回路 （37) を介してカウ ンタ ( 32) に供給され、 スター ト信号 S 2 の立下る時間 t i で 1/ 16 分周器 （35) 、 カウ ンタ （29) 及び （32) がリ セ ッ 卜される。 こ の結果、 1ノ 16分周器 （35) の出力信号 S 3 が第 3図 Cに示すよ うにハイ レベルとなると同時に、 コ ン ト 口ール信号発生回路 （3 i) 及び （28) の出力信号 （コ ン ト ロール信号） S 4 及び S 5 が夫々 第 3図 D及び Eに示すようにハイ レベルとなる。
    [0040] コ ン ト ロール信号発生回路 （31) 及び （28) の出力信号 S 4 及 び S 5 がハイ レベルになると、 ア ン ド回路 （39) の出力信号 S s が第 3図 Fに示すようにハイ レベルとなる。 この信号 S s がアン ド ¾1路 （40) 及び （41) に供袷されてそのゲー トを開き、 ク ロ ッ ク発生器 （42) からの第 4図 A及び Bに示すようなクロ ック信号 S τ 及び S 8 を通す。 アン ド画路 （41) を通ったク ロ ック信号 S 8 はそのまま制御信号としてスィ ッチ ドキャパシタ （23) のスイ ツ チ （23c ) に供給されると共にアン ド回路 （44) に供袷される。 また、 ア ン ド回路 （40) を通ったク ロ ック信号 S T はア ン ド回路 ( 3) に供袷される。 そして、.アン ド回路 （44) を通るク ロ ック 信号 S s またはア ン ド回路 （43) を通るク ロ ック信号 S 7 のいず れをオア回路 （46) を介してスィ ッチ ドキヤパシタ （23) のスィ ツチ （23b ) に制御信号として供給するかば、 イ クスクルーシブ オア HI路 （46) の出力信号により制御される。 すなわち、 イ クス クル—シブオア回路 （46) の出力信号がハイ レベルのとき、 つま り比較器 （30) 及び （33) に供給される第 1及び第 2 のディ ジタ ル入力信号の極性が同じとき、 ァ ン ド回路 （43) がゲー トを閉じ てアン ド回路 （44) がゲー トを開き、 アン ド回路 （44) を通るク ロ ック信号 S 8 がオア回路 （46) を介してスィ ッチ ドキャパシタ ( 23) のスィ ッチ （23b ) に制御信号として供袷される。 従って このときスィ ッチ ドキャパシタ （23) は非反転回路として働く 。 一方イ ク スクルーシブオア回路 （46) の出力信号がロー レベルの とき、 つまり比較器 （30) 及び （33) に供給される第 1及び第 2 のディ ジタル信号の極性が異なるとき、 アン ド回路 （44) がゲー トを閉じてァ ン ド回路 （43) がゲー トを開き、 ァン ド回路 （43) を通るク ロ ック信号 S 7 がオア画路 （46) を介してスィ ッチ ドキ ャパシタ （23) のスィ ッチ （23b ) に制御信号として供袷される < 従って、 このときスィ ッチ ドキャパシタ （ 23) は反転回路と して 働く。
    [0041] このよう にして働く スィ ッチ ドキャパシタ （23) のコ ンデンサ ( 23a ) に電流-電圧変換 H路 （22) からの定電圧が蓄積される と、 この定電圧は積分回路 （26) に供給されてコ ンデンサ （24) に充電され始める。
    [0042] また、 時間 t i でカウ ンタ （29) 及び （32) が動作を開始し、 カウ ンタ （ 29) は 1ノ 16分周器 （35) からの出力信号 S 3 をカ ウ ン ト状態となり、 カウ ンタ （32) はク ロ ック発生器 （34) からの 第 3図 Aに示すようなク ロ ック信号 S i を順次カウ ン ト し始める < 時間 t 2 では 1 16分周器 （35) の出力信号がハイ レベルより 口 — レベルに反転する。
    [0043] いま、 比較器 （33) の一方の入力側に供給されている第 2 のデ ィ ジタル入力信号の値を上述の如く i l012 = 13toとしているため 時間 t 3 で比較器 （33) の他方の入力側に供給されているカウ ン タ （32) の内容と一方の入力側に供袷されている第 2 のディ ジタ ル入力信号が一致し、 比較器 ( 33) が出力信号を発生す ¾。 この 出力信号.は力ゥ ンタ （32) の禁止端子 （ I N H ) に供袷され、 力 ゥ ンタ （32) の内容が 0 となる。 この結果コ ン ト ロール信号発生 制路 （31) の出力信号 S 4 も第 3図 Dに示す如く ロー レベルとな る。 このロー レベルの間ア ン ド回路 （39) の出力信号 S S も第 3 Fに示すよう にローレベルにあるので、 ア ン ド回路 （40) , ( 41) のゲー トは開かず、 ク ロ ック発生器 （42) からのク ロ ック 信号 S T , S a はスィ ッチ ドキヤバシタ （23) には供袷されず、 定電流回路 （21) より電流—電圧変換回路 （22) 及びスィ ッチ ド キヤバシタ （23) を介して積分回路 （26) へ供給される定電圧の 供給は実質的に遮 される。
    [0044] 時間 t 4 でカ ウ ンタ （29) が 1ノ 16分周器 （35) からの出力信 号 S 3 をカウ ン ト し、 またカウ ンタ （32) が / 16分周器 （ 35) からの出力信号 S 3 より リセッ トされ、 再びク ロ ック発生器 （34) からのクロ ック信号を力ゥ ン ト し始める。 また、 時間 t 4 で 1ノ 16 分周器 （35) の出力信号 S 3 はロー レベルよりハイ レベルに反転 する。 、
    [0045] 時間 t 5 で再び 1ノ 16分周器 （35) の出力信号 S 3 がハイ レべ ルより ロー レベルに反転する。 また時間 t s では上述した時間 t 3 と同じようなことが起きる。 そして、 時間 t 7 〜 t 12の間上述同 様の動作が繰り返し行われる。
    [0046] 時間 t 13で、 比較器 （30) の一方の入力側に供給されている第 i のディ ジタル入力信号の値である 10(h。 - 11001002 IB!を越え て、 カ ウ ンタ （29) が 1Z 16分周器 （35) からの出力信号 S 3 を カ ウ ン 卜するようになると、 比較器 （30) の出力側に信号が発生 され、 この信号がカウ ンタ （29) の禁止 ¾子 （ I N H ) に供給さ れてカウ ンタ （29) の内容が 0 となる。 この結果コ ン ト ロール信 号発生回路 （28) の出力信号 S s も第 3図 Eに示す如く ロー レべ ルとなる。 これによりアン ド回路 （39) の出力信号 S s も第 3図
    [0047] Fに示すようにロー レベルとなり、 この結果スィ ツチ ドキャパシ タ （23) ば動作しないので、 積分回路 （26) への定電圧の供袷が 実質的に遮断される。 時間 t 14で入力端子 （38) よりスター ト信号 S 2 が再び 1ノ 16 分周器 （35) にリ セッ ト信号として供袷されると共にカウ ンタ
    [0048] ( 29) 及び （32) のク リ ア ¾子に供袷され、 上述した時間 t i 〜 t 3 の動作が同様に行われる。 た し、 この時比較器 （30) 及び ( 33) に供袷されるディ ジタル入力信号の大きさは上述の如く設 した値と変っているかも知れない。
    [0049] このよう にして本実施例ではスイ ッチ （ 23b ) 及び （23c ) の オ ン時間を N i , N 2 とすれば | N | — | N i X N 2 I とし、 N j_ 及び N 2 の 2つのディ ジタル入力信号に対応させるこ とにより、 2つのディ ジタル入力信号の積の D Z A変換出力を得ることがで さる。
    [0050] 第 2実施例
    [0051] 第 5図はこの発明の第 2実施例の回路構成を示すもので、 同図 において、 第 2図と対応する部分には同一符号を付し、 その詳細 説明は省略する。
    [0052] 本実施例では、 入力端子 （47) に供袷されるディ ジタル信号を 差分処理画路 （48) に供給し、 こ ゝで隣り合ったサンプル値の差 分を取る。 そして、 差分処理回路 （48〉 の出力を淳勖小数点処理 ΓπΙ路 （49) に供袷し、 こ ゝで仮数部と指数部に分ける。 仮数部は 第 1 のディ ジタル入力信号として比較器 （30) に供袷し、 指数部 は第 2 のディ ジタル入力信号として比較器 （33) に供給する。 そ の他の構成は第 1図と同様である。
    [0053] 積分回路 （ 26) は各サンプルをリ セッ 卜することなく 、 次々と 積分してゆく ことにより、 出力端子 （27) に所望のアナログ信号 を得ることができる。
    [0054] 本実施例によって出力端子 （27) に得られるアナ ロ グ信号の中 低域の S Z N比は、 比較器 （30) に供給される第 1 のディ ジタル 人力信号より も大き く することができる。 第 3実施例
    [0055] 第 6図はこの発明の第 3実施例の回路構成を示すもので、 同図 において、 第 2図と対応する部分には同一符号を付し、 その詳細 説明は省略する。
    [0056] 本実施例では、 コ ン ト ロ ール信号発生回路 （31) により定電流 回路 （21) を制御するようにし、 コ ン ト ロール信号発生回路 （31) の比較器 （33) に供給される第 2 のディ ジタル入力信号の大きさ と、 コ ン ト ロ ール信号発生回路 （31) のコ ン ト ロ ール信号 S 4 の パルス幅 W N (第 3図 D参照） 及び定電流回路 （21) の電流値 I の関係を、 次のようにする。 第 2 のディ ジタル コ ン ト ロ ーノレ f曾号 定電流回路 ( 21) 入力信号の大きさ S 4 のパルス幅 W M の電流値 ί
    [0057] 1 1 1 2 2
    [0058] 4 4 1 8 1 8
    [0059] 1 6 2 8
    [0060] 3 2 4 8
    [0061] このようにすることによって、 本実施例ではコ ン トロール信号 発生回路 （31) のコ ン ト ロ ール信号 S 4 のパルス幅 W M の最大値 を小さ く することができ、 サンプリ ング周波数をあげることがで きると共に I Cク ロ ック数の低下により I Cを作りやすくするこ とができる。
    [0062] 第 4実施例
    [0063] 第 7図は、 この発明の第 4実施例の回路構成を示すもので、 同 図において、 第 2図と対応する部分には同一符号を付し、 その詳 細説明は省略する。
    [0064] 本実施例では、 クロ ック信号 S T , S 8 を発生するク ロ ック発 生器 （42) をコ ン ト ロール信号発生回路 （31) からのコ ン ト ロー ル信号 S 4 で制御し、 比較器 （33) に供給される第 2のディ ジタ ル入力信号の大きさとク ロ ック発生器 （42) のクロ ック信号 S 7 S 8 の周波数を対応させるこ とにより、 第 2のディ ジタル入力信 号の大きさに比例したパルス数を得るようにしたものである。 こ のとき、 コ ン ト ロール信号 S 4 をク ロ ッ ク発生器 （42) に供給し コ ン ト ロ ール信号 s 5 をア ン ド回路 （40) 及び （41) に供袷する ようになし、 この場合アン ド画路 （39) は不要である。
    [0065] これにより本実施例では翻路構成が簡略化される。
    [0066] その他の実施例
    [0067] 上述の各実施例において、 第 1及び第 2のディ ジタル入力信号 の少な く とも一方のディ ジタル値の絶対値を 2 n ( n = 0 , 1 , 2 , ： · · ) としてもよい。 これは浮動小数点演算に用いられる, また、 上述の各実施例において、 積分回路 （26) を除く その他 の全回路が複数個、 積分回路 （26) に接続されるようにしてもよ い。 こ でその個数を Νとすると、
    [0068] Ν
    [0069] V out = ∑ ( Dhn X DI2n) · · · (1) n- 1
    [0070] が得られる。 上記 (1)式において、 V out はアナログ出力信号、
    [0071] Dimは n番目の乗算回路 （積分到路を除く全回路相当） の第 1 の ディ ジタル入力信号、 DI2nは n番目の乗算回路の第 2のディ ジタ ル入力信号である。 斯る構成とすることにより、 個々のディ ジタ ル入力信号の最大値より も、 はるかに大きな加箅信号を飽和させ ることなく アナログ出力信号として得ることができ、 特に電子楽 器の出力部に用いて有用である。
    [0072] また、 これに関連してコ ン ト ロール信号発生画 (28) の部分 を複数個とした構成としてもよい。 このとき 0個数を Nとすると.
    [0073] N
    [0074] V out = ∑ Din · · , (2) η- 1
    [0075] が得られる。 上記 (2)式において Din は n番目のコ ン ト ロール信号 発生回路 （28) に供袷される第 1 のディ ジタル入力信号である。 また、 上述の各実施例において、 定電流回路 （21) として 2個 の値の異なる定電流回路を準備し、 第 1 のディ ジタル入力信号の 上位ビッ ト変換には大きな電流値の定電流回路か、 両方を用い、 第 1 のディ ジタル入力信号の下位ビッ ト変換には小さな電流値の 定電流回路のみを用いた継続積分型 D Z Aコ ンバータ としてもよ い。 これにより、 本実施例ではク 口 ック周波数を低下させること ができる。
    [0076] 上述の如く この発明によれば、 積分回路と定電流回路の間に設 けられたスィ ツチ ドキャパシタを第 1及び第 2のディ ジタル入力 ί曾号の大きさに対応させて制御するようにしたので、 複数個の'デ ィ ジタル入力信号の積の D Z Α変換出力を 1個の D Z Aコ ンバー タで作ることができ、 それだは構成が簡略化さ-れると共にコス ト 的にも廉価となる。
    权利要求:
    Claims請 求 の 範 囲
    1. 第 1 のディ ジタル信号入力手段と、 第 2 のディ ジタル信号入 力手段と、 定電流面路からの定電流を電圧に変換する電流 -電 ¾変換手段と、 積分画路と、 上記電流-電圧変換回路と積分回 路との間に設けられるスィ ッチ ドキャパシタ回路と、 このスィ ツチ ドキャパシタ回路の開閉回数を上記第 1 のディ ジタル入力 信号により制御する第 1 の制御回路と、 上記スィ ッチ ドキャパ シタ回路の開閉回数を上記第 2のディ ジタル入力信号により制 御する第 2 の制御回路とを有し、 上記積分回路の出力に上記第 1及び第 2 のディ ジタル信号の積に比例したァナログ信号を得 るよう にした D Z Aコ ンバ一タ。
    2. 上記第 1 の制御回路はク ロ フ クバルスが供給される第 1 の力 ゥ ンタと、 このカ ウ ンタの係数出力と上記第 1 のディ タル入 力信号とを比較する第 1 の比較器と、 この比較器の出力により 上記スィ ツチ ドキャパシタ回路の開閉回数を制御する第 1 のゲ
    ― ト回路とから成る上記請求の範囲第 1項記載の D Z Aコ ンパ 一タ。
    3. 上記第 2 の制御回路は上記ク ロ ッ クパルスの分周出力がその ク ロ ッ クパルスとして供給される第 2 のカウ ンタ と、 このカウ ンタの計数出力と上記第 2 のディ ジタル入力信号とを比較する 第 2 の比較器と、 この第 2 の比較器の出力により上記スィ ッチ ドキャパシタ回路の開閉画数を制御する第 2のゲー ト回路とか ら成る上記請求の範囲第 2項記載の D Z Aコ ンバータ。
    4. 上記第 1 のディ ジタル入力信号は浮動小数点処理回路の仮数 部を示す上記請求の範囲第 3項記載の Dノ Aコ ンバータ。
    5. 上記第 2のディ ジタル入力信号は浮動小数点処理回路の措数 部を示す上記諸求の範囲第 4項記載の D / Aコ ンバータ。
    6. 上記定電流画路の電流値が上記第 1 のディ ジタル入力信号の ディ ジタル値に応じて可変される上記請求の範囲第 1項記載の Dノ Aコ ンバータ。
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